格安位相雑音測定器 「PN2060D」。 外部からの基準信号とは計測は同期してません。
📄 格安位相雑音測定器『PN2060D』が隠した技術的破綻レポート
〜基準信号とシステムクロックの非同期がもたらす根拠なき解析の真相〜
🟥 1. 公式ブロック図とスペックに潜む「最初の嘘」
公式のブロック図には「RF IN 1M-50M」という低周波ポートが描かれ、英文には「内部に60MHzのLPFがある」と記載されている。しかし、これらは高周波の基本から見て完全に破綻している。
- 計測上限100MHzとの大矛盾：ナイキスト周波数（サンプリング天井）が100MHz近辺であるダイレクトサンプリング回路において、フロントエンドに「60MHz LPF」を固定配置してしまっては、60M〜100MHzの帯域は物理的に一切計測できなくなる。
- 線の繋がりの嘘：よくブロック図の線をトレースすると、1M～50MHz ポートから入った信号はフィルターを一切通らず、直接「Band Switch」に突っ込んでいる。つまり、低域RFルートには内部フィルターなど最初から存在しない。英文の解説自体が最初から大嘘である。
- 非公開のBand Switch：レンジ切り替えの仕組みはブラックボックス（非公開）だが、実態は「デジタル信号な矩形波（Square wave）をそのまま測ると、高調波のせいで100kHz〜10MHzあたりのノイズ床が3〜5dBも跳ね上がってバグる。だからCrystek等の矩形波クロックを測るときは、工夫して頭を丸めて、綺麗な『正弦波（sine wave）』に変換してから入力しろ」 と明記されています。
⬛ 2. クロックツリーの闇：基準信号とシステムクロックの「同期ゼロ」
画面のパラメータ表示にある 「SYS CLK: 133001000」。この中途半端な数字こそが、測定器として完全に終わっていることを示す最大の動かぬ証拠である。
- 外部基準（REF）の無視：超精密な位相（ジッター）を測るためには、測定器のシステムクロック（SYS CLK）自体が、外部から入力した「例えば10MHz基準（REF）」に完璧に位相同期（ロック）していなければならない。しかし、公開波形では下の桁までフラフラと端数（1kHz単位のズレ）が出ている。これは外部基準との同期が「ゼロ（非同期）」であり、中の時計が勝手に自走している証拠である。外部基準は同期のためではなく、単に「入ってきた信号をカウントする」だけの飾りにされている。
- クロックツリーの不在：公式ブロック図には、ADCやFPGAを動かすためのシステムクロック（SYS CLK）をどこから供給し、どう位相同期させているのかという「線」が一本も描かれていない。非同期自走という手抜き設計を隠すために、心臓部を意図的にブラックボックスにしている。
🧮 3. 確率論の崩壊：40分という測定時間の「闇」
確率論（統計学的な大数の法則）から言えば、133MSPSで動くシステムにおいて 10の6乗回（100万回） も独立したサンプルを見れば、ノイズを平均化して1Hzのズレの傾向をあぶり出すには十分すぎるほど足りる。時間にしてわずか0.0075秒（7.5ミリ秒）である。
それなのに、某氏が主張するように「実際の計測に40分」という時間がかかるのは、PCの計算が重いからでも、データサイズが600GB（40分連続計測結果データサイズ）になるからでもない。
それなのに、某氏が主張するように「実際の計測に40分」という時間がかかるのは、PCの計算が重いからでも、データサイズが600GB（40分連続計測結果データサイズ）になるからでもない。
- 独立サンプルの破綻：システムクロックが外部基準と非同期で自走しているため、超高速連写（133MSPS）しても、それは「同じ瞬間の同じ手ブレ（相関を持ったノイズ）」をコピペして読んでいるだけになる。そのため、どれだけ足し算（平均化）しても測定器自身のノイズは1ミリも消えない。確率論の前提である「データの独立性」が完全に崩壊している。
- 外部基準信号と内部の同期性を無くした理由は不明。
🌡️ 4. 高級パーツ「OCXO×2基」がもたらした最悪の喜劇
スペック表に記載されている超高級パーツ「OCXO×2基」からどのように数学的に分周しても、オフセット数値「133.001MHz」を導き出すことは不可能である。ソフトウェア側で133.001MHzの数値設定が固定されているため、内部クロックのズレとの間で矛盾が生じ、結果としてターゲットの正確な位相雑音データを測定することはできない。欲求された正確なデータを測定できない。
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まとめ
1：DACのようなデジタル AUDIOは計測できない、エラー多数と設計者が吐露しておる、
2：「基準信号との同期性」エビデンスがない。計測結果の信憑性は 低い。
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