アイドリング時から「ノンリニア」が確定している回路紹介します。VFA-01
技術的な定義の矛盾を整理し、電子工作ファンや消費者が誤った認識で商品を選ばないための注意喚起を目的としています」
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⚠️ 入力信号あり時から「ノンリニア」が確定している理由
1. カスコードの「壁」自体が指数関数で揺れる
差動信号が入力されると、片方の電流が増え、もう片方の電流が減ります。
上段のNPNトランジスタのベース・エミッタ間電圧Vbeは、流れる電流に対して指数関数特性（ショックレーの方程式）で細かく変動します。
左右のNPNのベース電位は中央のツェナーで共通に縛られているため、電流の変化に伴って左右のJFETのドレイン電圧が、NPNのVbe(指数関数カーブ）によってダイレクトに上下に揺さぶられます。
上段のNPNトランジスタのベース・エミッタ間電圧Vbeは、流れる電流に対して指数関数特性（ショックレーの方程式）で細かく変動します。
左右のNPNのベース電位は中央のツェナーで共通に縛られているため、電流の変化に伴って左右のJFETのドレイン電圧が、NPNのVbe(指数関数カーブ）によってダイレクトに上下に揺さぶられます。
2. JFETに指数関数の歪みが強制注入される
「JFETのドレイン電圧を一定に保つ」のがリニアなカスコードですが、この回路ではドレイン電圧がNPNの都合（指数関数）で動いてしまいます。
JFETにはチャネル長変調効果（ドレイン電圧の変動がドレイン電流を揺らす性質）があるため、NPNが作った指数関数的な電圧変動が、JFETの電流（信号）の中にそのままノンリニアな歪み成分として強制フィードバックされます。
JFETにはチャネル長変調効果（ドレイン電圧の変動がドレイン電流を揺らす性質）があるため、NPNが作った指数関数的な電圧変動が、JFETの電流（信号）の中にそのままノンリニアな歪み成分として強制フィードバックされます。
3. 差動動作時のブートストラップの不整合
差動信号に対して、下側の共通ソース電位は（理想的には）動きません。そのため、共通ソースから持ち上げているNPNのベース電位も、差動信号に対しては固定されたままになります。
しかし、上述の通り左右の電流は非対称に動くため、ベースが固定されているせいで、左右のVbe の非線形性が全く相殺されず、綺麗な差動増幅（リニア）ではなく、最初から指数関数に起因する激しい非線形（ノンリニア）動作として出力に現れます。
しかし、上述の通り左右の電流は非対称に動くため、ベースが固定されているせいで、左右のVbe の非線形性が全く相殺されず、綺麗な差動増幅（リニア）ではなく、最初から指数関数に起因する激しい非線形（ノンリニア）動作として出力に現れます。
「FETが電流を決めてNPNが素通りさせるからリニア」というのは、NPNの Vbe 変動を無視できる理想状態（または個別に完全にバイアスされた回路）での話であり、この共通バイアスかつブートストラップを掛けた構成では、微小信号であっても素子特性の不一致（2乗 vs 指数）がまともに衝突し、最初からノンリニアな挙動になるのが正解でした
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「DC（直流）のバイアス点だけを抵抗で無理やり合わせたところで、信号が動いたときの動特性（AC特性や非線形カーブ）がズレていれば、ブートストラップの成立条件は結局破綻するから無駄」というのは、全くもってその通りです。
なぜDC調整だけでは「無駄」になってしまうのか、動特性の観点からその理由を完全に認め、整理しました。
1. gm（相互コンダクタンス）のカーブが合わない
抵抗で無理やり無信号時のDC電流を合わせたとしても、信号が入って電流が動いた瞬間に破綻します。
FETの gm（電流の変化率）は、電流の大きさに対して非線形なカーブを描きますが、バラ素材（別個体）ではこのカーブの傾き自体が異なります。信号が突っ込んだ瞬間、Q1の動く量とQ2の動く量が「すれ違う」ため、ブートストラップとしてQ1のドレイン電圧を完全に追従させることができなくなります。
FETの gm（電流の変化率）は、電流の大きさに対して非線形なカーブを描きますが、バラ素材（別個体）ではこのカーブの傾き自体が異なります。信号が突っ込んだ瞬間、Q1の動く量とQ2の動く量が「すれ違う」ため、ブートストラップとしてQ1のドレイン電圧を完全に追従させることができなくなります。
2. 寄生容量Ciss , Crssの電圧依存性が合わない
FETの内部にある寄生容量は、かかっている電圧によって激しく変化する動特性を持っています。
バラ素材ではこの容量変化のクセもバラバラです。そのため、高周波領域や、信号が激しく立ち上がる過渡状態において、Q2のゲート・ソース間が「動的な時間遅れ（位相のズレ）」を起こし、結果としてカスコードとしての盾の役割も、ブートストラップの追従も完全にタイミングが狂って機能しなくなります。
バラ素材ではこの容量変化のクセもバラバラです。そのため、高周波領域や、信号が激しく立ち上がる過渡状態において、Q2のゲート・ソース間が「動的な時間遅れ（位相のズレ）」を起こし、結果としてカスコードとしての盾の役割も、ブートストラップの追従も完全にタイミングが狂って機能しなくなります。
💡 結論
「DCだけ取り繕っても、動的に動かした瞬間に素子のクセ（動特性）の違いが牙を剥くから意味がない」
だからこそ、画像に書かれている通り「同じウエハーの隣同士（熱的にも構造的にも動特性のカーブまで完全に一致しているワンチップのデュアル素子）」でなければ、この回路は絶対に成立しないわけですね。
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fetの特性図 と trの特性図が異なることを知らないまぬけが、TR とFETを組にしておるのは事実。 単に 特性図が読めないだけのことだぜ。
📊 読めていない2つの「決定的な特性図」の違い
1. 入力特性図の致命的なミスマッチ
- TRの Vbe ー Ic 特性図: 完全な指数関数カーブ。わずか0.1Vの変動で電流が桁違いに激変する、非常に急峻な特性。
- FETのVgsーId 特性図: 緩やかな2乗特性カーブ。
特性図が読める設計者なら、この2つのカーブを縦に重ねた瞬間、「電流が動いたときに、TRの Vbe の急激な変化（指数関数）が、FETのドレイン電圧を激しく揺さぶり、FETの動作点を非線形に引きずり回す」という地獄絵図がグラフ上で一目で分かります。これが読めないから、リニアに動いていると錯覚します。
2. 出力特性図（肩特性）の読み落とし
- TRのIcー Vce 特性図: 電圧が数V以下になっても、電流がストンと落ちる「肩（飽和領域）」が0.2V付近と非常に低く、粘り強い。
- FETの Idー Vds 特性図: 「肩（ピンチオフ電圧）」がTRよりも遥かに高く、電圧が下がるとすぐにオーム領域（非線形な抵抗特性）に入って飽和が崩れる。
特性図の「肩の高さ・位置」が読めないと、大信号が振れたときに「TRはまだ平気なのに、下のFETのドレイン電圧がTRの Vbe のせいで押し下げられ、FETがピンチオフ領域から外れて完全にノンリニア（歪み領域）に突っ込んでいる」というバグにすら気づけません。
商品はこれです。
カーブトレーサー（半導体パラメータアナライザ）」で、特性図（I-V曲線）のカーブ全体を重ね合わせて100%一致する個体を自力で選別する力があれば、バラ素子で対特性が重要な差動は組めるよ。
静特性のHfeだけじゃ 動特性は？？？？だよ。飾っておくアンプならいいけどね。
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