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2026年3月18日 (水)

日本特許7206472号 オンキョーの特許。

庁から公開されている請求項

(57)【特許請求の範囲】
【請求項1】
入力される信号を増幅するプッシュプル回路と、
前記プッシュプル回路により増幅された信号が入力され、出力端子に前記プッシュプル回路の出力端子が接続されたダイヤモンドバッファ回路と、
電源と前記ダイヤモンドバッファ回路とに接続され、前記プッシュプル回路の引き込み電流端子に接続されたカレントミラー回路と、
を備えることを特徴とする増幅装置。
【請求項2】
前記カレントミラー回路は、
正側の電源と前記ダイヤモンドバッファ回路とに接続され、前記プッシュプル回路の正側の引き込み電流端子に接続された第1カレントミラー回路と、
負側の電源と前記ダイヤモンドバッファ回路とに接続され、前記プッシュプル回路の負側の引き込み電流端子に接続された第2カレントミラー回路と、を有することを特徴とする請求項1に記載の増幅装置。
【請求項3】
前記ダイヤモンドバッファ回路は、
コレクタが、正側の電源に接続され、
エミッタが、第1抵抗を介して、負荷に接続され、
ベースが、第4抵抗を介して、第3バイポーラトランジスタのエミッタに接続された、npn型の第1バイポーラトランジスタと、
コレクタが、負側の電源に接続され、
エミッタが、第2抵抗を介して、前記負荷に接続され、
ベースが、第5抵抗を介して、第4バイポーラトランジスタのエミッタに接続された、pnp型の第2バイポーラトランジスタと、
コレクタが、負側の電源に接続され、
エミッタが、前記第4抵抗を介して、前記第1バイポーラトランジスタのベースと、前記第1カレントミラー回路と、に接続され、
ベースが、前記プッシュプル回路の出力に接続された、pnp型の前記第3バイポーラトランジスタと、
コレクタが、正側の電源に接続され、
エミッタが、前記第5抵抗を介して、前記第2バイポーラトランジスタのベースと、前記第2カレントミラー回路と、に接続され、
ベースが、前記プッシュプル回路の出力に接続された、npn型の前記第4バイポーラトランジスタと、を有し、
出力端子は、前記第1抵抗と前記第2抵抗との接続点であることを特徴とする請求項2に記載の増幅装置。
【請求項4】
前記第1カレントミラー回路は、
コレクタが、前記ダイヤモンドバッファ回路に接続され、
エミッタが、第13抵抗を介して、正側の電源に接続され、
ベースが、第6バイポーラトランジスタのベースとコレクタとに接続された、pnp型の第5バイポーラトランジスタと、
コレクタが、ベースと、前記プッシュプル回路の正側の引き込み電流端子と、前記第5
バイポーラトランジスタのベースと、に接続され、
エミッタが、第12抵抗を介して、正側の電源に接続され、
ベースが、コレクタと、前記第5バイポーラトランジスタのベースと、に接続された、pnp型の前記第6バイポーラトランジスタと、を有し、
前記第2カレントミラー回路は、
コレクタが、前記ダイヤモンドバッファ回路に接続され、
エミッタが、第15抵抗を介して、負側の電源に接続され、
ベースが、第8バイポーラトランジスタのベースとコレクタとに接続された、npn型の第7バイポーラトランジスタと、
コレクタが、ベースと、前記プッシュプル回路の負側の引き込み電流端子と、前記第7バイポーラトランジスタのベースと、に接続され、
エミッタが、第14抵抗を介して、負側の電源に接続され、
ベースが、コレクタと、前記第7バイポーラトランジスタのベースと、に接続された、npn型の前記第8バイポーラトランジスタと、を有することを特徴とする請求項2又は3に記載の増幅装置。
【請求項5】
前記プッシュプル回路は、
ベースが、第7抵抗と第1ダイオードとの間に接続され、
コレクタが、前記第1カレントミラー回路に接続された、正側の引き込み電流端子であり、
エミッタが、第9抵抗を介して、前記ダイヤモンドバッファ回路の入力に接続された、npn型の第9バイポーラトランジスタと、
ベースが、第8抵抗と第2ダイオードとの間に接続され、
コレクタが、前記第2カレントミラー回路に接続された、負側の引き込み電流端子であり、
エミッタが、第10抵抗を介して、前記ダイヤモンドバッファ回路の入力に接続された、pnp型の第10バイポーラトランジスタと、
前記第1ダイオードと入力との間に接続された第16抵抗と、
前記第2ダイオードと入力との間に接続された第17抵抗と、
を有し、
出力端子は、前記第9抵抗と前記第10抵抗との接続点であることを特徴とする請求項2~4のいずれか1項に記載の増幅装置。
【請求項6】
入力される信号を増幅するオペアンプをさらに備え、
前記オペアンプの負側の入力端子に、第11抵抗を介して、信号が入力され、
前記オペアンプの正側の入力端子が、基準電位に接続され、
前記オペアンプの出力端子が、前記プッシュプル回路の入力に接続され、
負荷と前記オペアンプの負側の入力端子との間に第6抵抗が接続されていることを特徴とする請求項1~5のいずれか1項に記載の増幅装置。

Jpb_007206472

よく見かける回路のように思えるが、何が特徴なのか?

カレントミラー 3  と 4 を入れたのが進歩性で申請が通ったようだが、 どこかで見た記憶はあるね。 「外部でNFB」も1970年代技術。

 ICメーカーはこんな古典手法(1980年代技術)は争わないので、ICメーカ公開の等価回路に見つけらえそうな案件。

出願日】平成30年5月7日(2018.5.7)

【審査請求日】令和3年5月1日(2021.5.1)

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おそらくコンプレッサー目的で特許取得したはず。 エレキアンプ分野に進出だぜ。

Jp1_2

入力信号の相似形を出力する目的ではなく 信号圧縮回路だ。エレキアンプに進出だ。

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権利侵害との連絡がない?? ので、請求期限まぎわで請求をかけたら、認定された と読み取れる。

スンゴイ特許でなく A+B+C+Dにしたら 新特許として認められた例のひとつだね。ただ信号を扱う半導体数が増えるので、いくらでも色つけできるのは避けられない。

この特許に疑義があるようであれば不服請求?を掛けることもできる。   SEPP起因の波形非対称は避けてとおれないのも事実。

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オンキヨー特許(特許第7206472号)技術考察

評価項目 特許・メーカー側の建前(主張・割り切り) 回路の物理的な現実(設計側の観点)
ダイナミックレンジ
(80dB確保の壁)
飽和近くまで追い込んだ深いバイアスにより、全帯域で優れた線形性を維持する。 指数関数カーブの局所的な直線を使うため、振幅を狭めるか熱雑音に埋もれる。信号レンジで80dB(1万倍)を歪みなく確保するのは通常困難。
変調器作動の回避
(Q5 / Q7のバイアス)
ダイオード接続(Q5/Q7)の非線形領域を回避し、乗算(変調)を防止する。 DCDCノイズによる変調を防ぐため、DIODE(Q5/Q7)を飽和に近い深いバイアス(大電流)で使用せざるを得ない。
効率性と消費電力 大電流が必要なときだけアシストするため、低消費電力かつ高効率である。

上記の変調・暴走対策(深いバイアス)の代償として常時大電流が流れ、低消費電力という建前が破綻(実質A級動作の熱量)する。

Q5/Q7を浅いバイアスで使うと入力と出力の相似形は成立しない。

カレントミラー入力段
(Q5 / Q7の挙動)
オペアンプの出力電流を正確に検出し、歪みなく次段へ伝達する。 ベース・コレクタ短絡のためQ5自身は電流を増減しにくい。前段のオペアンプに過大な充放電負荷を強いる。
カレントミラーの応答(遅延) 動的に電流を供給し、出力段をアシストする。 約100ナノ秒の致命的な遅延が発生する。
オペアンプ(U1)の役割 遅れて届いたアシスト電流を「引き算」で相殺・ホールドする。 超高周波では引き算が追いつかず、制御が破綻して単なる歪発生器(または発振器)になる。
可聴帯域(20kHz以下) 100ナノ秒の遅れは微小(位相ズレ0.2度)であり、実用上問題ない。 急峻な立ち上がり(トランジント)に対して、波形がグチャグチャに乱れる火種を抱えている。
ダイナミクス(音量変化) 低消費電力と大電流ドライブを両立させる。 ピーク時にゲインや応答が頭打ちのコンプレッサー動作となり、響きや音の伸び(余韻)がなくなる。
発生するひずみの性質 独自の電流トポロジーにより、超低ひずみ(高音質)を実現する。 上下対称回路のため偶数次は消えるが、Q5の不応答とQ9のアーリー効果が重なり、耳障りな奇数次ひずみを量産する。
電源の前提条件
(DCDCノイズ)
図面では単なる直流電圧源(V1, V2)として表記。ノイズ皆無の理想電源を前提とする。 USB 5Vから生成するDCDCの数百MHzの鋭いスパイクノイズが必ず流下し、高周波に弱いアシスト回路を直撃・誤動作させる。
特許(進歩性)の正体 優れた高性能・高効率回路であることの証明。 「誰もこんな筋の悪いトリッキーな経路(トポロジー)を組まなかった」というだけの新規性。

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